Xilinx, 시스템 검증을 앞당길 수 있는 비바도 디자인 수트 2015.1 발표

비바도 랩 에디션, 가속 시뮬레이션 플로우, 인터랙티브 CDC 및 고급 SDK 시스템 성능 분석 포함

자일링스는 시스템 검증을 앞당길 수 있는 비바도 디자인 수트(Vivado Design Suite) 2015.1를 발표한다고 밝혔다. 이로써 올 프로그래머블 FPGA와 SoC의 개발 및 배치에 필요한 생산성에서 큰 발전을 이루어낸 셈이다. 이번 릴리즈에는 비바도 랩 에디션과 가속 비바도 시뮬레이터 및 써드파티 시뮬레이션 플로우, 인터랙티브 CDC(Clock Domain Crossing) 분석, 자일링스 SDK(Software Development Kit)와 함께 고급 시스템 성능 분석 등이 포함되어 있다.

새로운 비바도 랩 에디션

비바도 랩 에디션(Vivado Lab Edition)은 비바도 디자인 수트를 가볍게 만든 무료 프로그래밍 디버그 에디션이다. 이 랩 에디션에는 비바도 디바이스 프로그래머, 비바도 로직 및 시리얼 I/O 분석기뿐만 아니라 메모리 디버그 툴 등이 포함되어 있다. 또한 모든 기능을 갖춘 비바도 디자인 수트가 필요치 않은 랩 환경에서 사용하도록 고안되었다. 비바도 랩 에디션은 전체 비바도 디자인 에디션보다 75% 작은 크기이므로 랩 설치 시간 및 시스템 메모리 요건을 크게 줄일 수 있다. 이더넷을 통한 원격 디버그나 프로그래밍이 필요한 디자인팀에게 이 비바도 디자인 수트 2015.1은 독립형 하드웨어 서버를 제공한다. 이것은 전체 비바도 디자인 에디션의 1%도 안 되는 크기이다.

비바도 시뮬레이터 및 써드파티 시뮬레이션 플로우

비바도 디자인 수트 2015.1은 시뮬레이션 플로우에서 이뤄낸 발전으로 LogiCORE IP 컴파일 횟수를 2배 이상 줄일 수 있다. 결과적으로 전체 시뮬레이션 성능은 이전 릴리즈 보다 20% 더 빨라졌다. 이번 릴리즈에는 얼라이언스 프로그램 회원사인 알덱(Aldec), 카덴스 디자인 시스템즈(Cadence Design Systems), 멘토 그래픽스(Mentor Graphics) 및 시놉시스(Synopsys)의 전체 통합된 시뮬레이션 플로우들이 포함되어 있다.

알덱(Aldec)의 CEO인 스탠리 하이듀크(Stanley Hyduke) 박사는 “알덱은 현재 자일링스의 비바도 Tcl 스토어 인프라를 이용해 비바도 디자인 수트 내에서 Riviera-PRO와 Active-HDL의 완전한 통합을 이뤄내고 있다”고 말하며, “이 독특한 통합 성능으로 인해 고객은 더욱 놀라운 사용 편의성을 누리게 된다”고 덧붙였다.

인터랙티브 CDC(Clock Domain Crossing) 분석

자일링스는 인터랙티브 CDC 분석 기능을 제공함으로써 자사의 고급 검증 포트폴리오를 확장시켰다. 이 기능은 CDC 이슈에 대해 디자인 초기부터 디버그가 가능하도록 해주며, 많은 비용이 발생하는 시스템 내의 디버그 사이클을 줄임으로써 생산성을 향상시킨다. 비바도 디자인 수트의 인터랙티브 타이밍 분석 및 크로스 프로빙 기능이 결합된 이 CDC 분석 기능은 강력한 타이밍 분석 및 디버그 기능성으로 출시기간을 단축시킬 수 있다.

고급 시스템 내 성능 분석 및 검증으로 자일링스 SDK 확장

자일링스는 징크(Zynq)-7000 올 프로그래머블 SoC의 개발을 앞당기기 위해 베어메탈(bare metal) 및 리눅스 애플리케이션의 시스템 성능 및 분석 툴박스를 확대했다. 자일링스 SDK를 통해 임베디드 소프트웨어 개발자는 SoC 디자인의 성능과 대역폭을 분석할 수 있다. 여기에는 프로세서 서브시스템(PS, processor subsystem)의 주요 성능 지표는 물론, PS와 프로그래머블 로직(PL, programmable logic), 외부 메모리 등 상호간의 대역폭 분석도 포함된다. AXI 트래픽 제너레이터를 사용한 시스템 모델링 디자인은 징크-7000 올 프로그래머블 SoC ZC702 및 ZC706 평가 보드용으로 제공된다.